x
List of Figures
Fig. 2.16 TFET device symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Fig. 3.1 Typical bulk CMOS 6T-SRAM operation during read, (a)
and write (b); the TFET 6T-SRAM operation during read
(c) and write (d) [©2009 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Fig. 3.2 3 × 3 bitcell array showing HS and WD problem . . . . . . . . . . . . . . . . . . 20
Fig. 3.3 3 × 3 TFET bitcell array showing WD problem . . . . . . . . . . . . . . . . . . . . 21
Fig. 3.4 8T-TFET bitcells [©2011 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Fig. 3.5 7T-TFET bitcell [©2011 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Fig. 3.6 Modified 6T-TFET bitcell [©2010 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Fig. 3.7 5T-TFET-CMOS hybrid bitcell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Fig. 3.8 4T-NDR TFET bitcell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Fig. 3.9 8T-TFET dual-wordline bitcell [©2012 IEEE] . . . . . . . . . . . . . . . . . . . . . 26
Fig. 3.10 Block diagram of proposed dual-port scratchpad [©2015
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Fig. 3.11 8T-TFET dual-port SRAM cell [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . 28
Fig. 3.12 8T dual-port cell layout with two bitline connections. Top
connections made with Metal-2 for BLR1&2, BLW1&2,
VDD, GND (vertical) and Metal-3 for WL1 and WL2
(horizontal) [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Fig. 3.13 32 Kb Mux-8 dual-port memory architecture [©2015 IEEE] . . . . . . 29
Fig. 3.14 Write waveform with 0.9 V Supply [©2015 IEEE] . . . . . . . . . . . . . . . . . 31
Fig. 3.15 Comparison of write-assist techniques [©2015 IEEE] . . . . . . . . . . . . . 31
Fig. 3.16 Minimum wordline pulse width requirement vs. memory
supply [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Fig. 3.17 Static noise margins (Read/Write) vs. memory supply
[©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Fig. 3.18 Leakage power vs. memory supply [©2015 IEEE] . . . . . . . . . . . . . . . . 33
Fig. 3.19 Proposed 3T-SRAM cell architectures [©2016 IEEE] . . . . . . . . . . . . . 35
Fig. 3.20 I D for DC sweep on node Qint at 0.6 V cell supply [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Fig. 3.21 TFET terminal voltages for different cell states [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Fig. 3.22 Write operation (Write-“0,” Write-“1”) [©2016 IEEE] . . . . . . . . . . . . 37
Fig. 3.23 Read operation waveform [©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Fig. 3.24 Bitcell and corresponding signal organization in mxn-SRAM
cell array [©2016 IEEE] ............................................. 38
Fig. 3.25 Proposed TFET/CMOS hybrid memory architecture [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Fig. 3.26 Cell array and layout [©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Fig. 3.27 Read/Write performance (WLPcrit) vs. cell supply voltage,
including improvements with read/write-assist techniques
[©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Fig. 4.1 TFET DRAM bitcell in retention, storing logical “0” and
“1” [©2017 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
List of Figures
Fig. 2.16 TFET device symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Fig. 3.1 Typical bulk CMOS 6T-SRAM operation during read, (a)
and write (b); the TFET 6T-SRAM operation during read
(c) and write (d) [©2009 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Fig. 3.2 3 × 3 bitcell array showing HS and WD problem . . . . . . . . . . . . . . . . . . 20
Fig. 3.3 3 × 3 TFET bitcell array showing WD problem . . . . . . . . . . . . . . . . . . . . 21
Fig. 3.4 8T-TFET bitcells [©2011 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Fig. 3.5 7T-TFET bitcell [©2011 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Fig. 3.6 Modified 6T-TFET bitcell [©2010 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Fig. 3.7 5T-TFET-CMOS hybrid bitcell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Fig. 3.8 4T-NDR TFET bitcell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Fig. 3.9 8T-TFET dual-wordline bitcell [©2012 IEEE] . . . . . . . . . . . . . . . . . . . . . 26
Fig. 3.10 Block diagram of proposed dual-port scratchpad [©2015
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Fig. 3.11 8T-TFET dual-port SRAM cell [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . 28
Fig. 3.12 8T dual-port cell layout with two bitline connections. Top
connections made with Metal-2 for BLR1&2, BLW1&2,
VDD, GND (vertical) and Metal-3 for WL1 and WL2
(horizontal) [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Fig. 3.13 32 Kb Mux-8 dual-port memory architecture [©2015 IEEE] . . . . . . 29
Fig. 3.14 Write waveform with 0.9 V Supply [©2015 IEEE] . . . . . . . . . . . . . . . . . 31
Fig. 3.15 Comparison of write-assist techniques [©2015 IEEE] . . . . . . . . . . . . . 31
Fig. 3.16 Minimum wordline pulse width requirement vs. memory
supply [©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Fig. 3.17 Static noise margins (Read/Write) vs. memory supply
[©2015 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Fig. 3.18 Leakage power vs. memory supply [©2015 IEEE] . . . . . . . . . . . . . . . . 33
Fig. 3.19 Proposed 3T-SRAM cell architectures [©2016 IEEE] . . . . . . . . . . . . . 35
Fig. 3.20 I D for DC sweep on node Qint at 0.6 V cell supply [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Fig. 3.21 TFET terminal voltages for different cell states [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Fig. 3.22 Write operation (Write-“0,” Write-“1”) [©2016 IEEE] . . . . . . . . . . . . 37
Fig. 3.23 Read operation waveform [©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Fig. 3.24 Bitcell and corresponding signal organization in mxn-SRAM
cell array [©2016 IEEE] ............................................. 38
Fig. 3.25 Proposed TFET/CMOS hybrid memory architecture [©2016
IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Fig. 3.26 Cell array and layout [©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Fig. 3.27 Read/Write performance (WLPcrit) vs. cell supply voltage,
including improvements with read/write-assist techniques
[©2016 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Fig. 4.1 TFET DRAM bitcell in retention, storing logical “0” and
“1” [©2017 IEEE] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47