Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
2 State-of-the-Art TFET Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
2.1 TFET Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
2.2 Silicon TFET Device TCAD and SPICE Models . . . . . . . . . . . . . . . . . . . . .
8
2.3 TFET Power and Delay Comparison with CMOS . . . . . . . . . . . . . . . . . . . . 11
3 SRAMs ........................................................................ 17
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 TFET SRAMs - State of the Art. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.1 6T-TFET SRAM Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.2 Other TFET SRAM Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.3 Dual-Port SRAM Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.3.1 Dual-Port TFET SRAM Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.3.2 Micro-Architecture Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.3.3 Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.3.4 Single-Ended Sensing Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.5 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.6 8T-TFET SRAM Stability and Performance . . . . . . . . . . . . . . . . . . 32
3.4 3T-TFET Bitcell-Based TFET-CMOS Hybrid Memory . . . . . . . . . . . . . . 34
3.4.1 Proposed 3T-TFET SRAM Cell. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.4.2 Memory Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.4.3 Memory Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.4.4 Energy Efficiency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.4.5 Read and Write Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4 Ultimate-D/SRAMs/CAMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.2 The Ultimate-DRAM (uDRAM): TFET
Negative-Differential-Resistance-Based 1T1C
Refresh-Free DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
v
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
2 State-of-the-Art TFET Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
2.1 TFET Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
2.2 Silicon TFET Device TCAD and SPICE Models . . . . . . . . . . . . . . . . . . . . .
8
2.3 TFET Power and Delay Comparison with CMOS . . . . . . . . . . . . . . . . . . . . 11
3 SRAMs ........................................................................ 17
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 TFET SRAMs - State of the Art. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.1 6T-TFET SRAM Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.2 Other TFET SRAM Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.3 Dual-Port SRAM Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.3.1 Dual-Port TFET SRAM Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.3.2 Micro-Architecture Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.3.3 Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.3.4 Single-Ended Sensing Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.5 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.6 8T-TFET SRAM Stability and Performance . . . . . . . . . . . . . . . . . . 32
3.4 3T-TFET Bitcell-Based TFET-CMOS Hybrid Memory . . . . . . . . . . . . . . 34
3.4.1 Proposed 3T-TFET SRAM Cell. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.4.2 Memory Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.4.3 Memory Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.4.4 Energy Efficiency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.4.5 Read and Write Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4 Ultimate-D/SRAMs/CAMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.2 The Ultimate-DRAM (uDRAM): TFET
Negative-Differential-Resistance-Based 1T1C
Refresh-Free DRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
v