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3 Hardware eingebetteter Systeme
Beispiel 3.13: Abb. 3.38 zeigt die spaltenbasierte Struktur der Xilinx ® UltraScale
Architektur [602]14. Einige Spalten enthalten Ein/Ausgabe-Schnittstellen (als TransAbb. 3.38 Layout der spaltenbasierten Xilinx ® UltraScale FPGAs
E/A, Taktung, Speicher-Schnittstelle
E/A, Taktung, Speicher-Schnittstelle
Transceivers
CLB, DSP, Block RAM
CLB, DSP, Block RAM
Transceivers
CLB, DSP, Block RAM
ceiver bezeichnet), Taktgeber und/oder Speicherschnittstellen. Andere Spalten enthalten konfigurierbare Logikblöcke (engl. Configurable Logic Blocks (CLBs)),
spezielle Hardware für die digitale Signalverarbeitung und ebenfalls Speicher. CLBs
sind die Schlüsselkomponenten. Sie stellen auf konfigurierbare Weise logische Funktionen bereit.
Die Architektur der Xilinx ® UltraScale CLBs wird in Abb. 3.39 [601] gezeigt.
Abb. 3.39 Xilinx ® UltraScale
CLB (1/8 gezeigt)
6
8x
D
D
LUT
In dieser Architektur enthält jeder CLB acht Blöcke. Jeder Block enthält zwei
Register, Multiplexer, einzelne Logikelemente sowie RAM-Speicher, mit dem Logikfunktionen über eine Tabelle (engl. Look-Up Table (LUT), in der Abbildung in rot
gezeigt) realisiert werden können. Jeder RAM-Speicher hat sechs Adresseingänge
und zwei Ausgänge. Er kann jede Boolesche Funktion von sechs Variablen oder zwei
Funktionen von fünf Variablen (wobei beide Funktionen gemeinsame Variablen haben müssen) realisieren. Mithin können alle 2 64 bzw. 2 32 Booleschen Funktionen
von 6 bzw. 5 Variablen implementiert werden! Dies ist der Schlüssel für die Konfigurierbarkeit. Manche RAM-Speicher können als gewöhnliche Speicher verwendet
14 Eine Drehung dieser Abbildung um 90 Grad würde ihre Lesbarkeit verbessern, aber sie würde
der offiziellen Bezeichnung des Layout-Stils widersprechen.
3 Hardware eingebetteter Systeme
Beispiel 3.13: Abb. 3.38 zeigt die spaltenbasierte Struktur der Xilinx ® UltraScale
Architektur [602]14. Einige Spalten enthalten Ein/Ausgabe-Schnittstellen (als TransAbb. 3.38 Layout der spaltenbasierten Xilinx ® UltraScale FPGAs
E/A, Taktung, Speicher-Schnittstelle
E/A, Taktung, Speicher-Schnittstelle
Transceivers
CLB, DSP, Block RAM
CLB, DSP, Block RAM
Transceivers
CLB, DSP, Block RAM
ceiver bezeichnet), Taktgeber und/oder Speicherschnittstellen. Andere Spalten enthalten konfigurierbare Logikblöcke (engl. Configurable Logic Blocks (CLBs)),
spezielle Hardware für die digitale Signalverarbeitung und ebenfalls Speicher. CLBs
sind die Schlüsselkomponenten. Sie stellen auf konfigurierbare Weise logische Funktionen bereit.
Die Architektur der Xilinx ® UltraScale CLBs wird in Abb. 3.39 [601] gezeigt.
Abb. 3.39 Xilinx ® UltraScale
CLB (1/8 gezeigt)
6
8x
D
D
LUT
In dieser Architektur enthält jeder CLB acht Blöcke. Jeder Block enthält zwei
Register, Multiplexer, einzelne Logikelemente sowie RAM-Speicher, mit dem Logikfunktionen über eine Tabelle (engl. Look-Up Table (LUT), in der Abbildung in rot
gezeigt) realisiert werden können. Jeder RAM-Speicher hat sechs Adresseingänge
und zwei Ausgänge. Er kann jede Boolesche Funktion von sechs Variablen oder zwei
Funktionen von fünf Variablen (wobei beide Funktionen gemeinsame Variablen haben müssen) realisieren. Mithin können alle 2 64 bzw. 2 32 Booleschen Funktionen
von 6 bzw. 5 Variablen implementiert werden! Dies ist der Schlüssel für die Konfigurierbarkeit. Manche RAM-Speicher können als gewöhnliche Speicher verwendet
14 Eine Drehung dieser Abbildung um 90 Grad würde ihre Lesbarkeit verbessern, aber sie würde
der offiziellen Bezeichnung des Layout-Stils widersprechen.