2.7 Diskrete, ereignisbasierte Sprachen
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e) „Die Zeit T n des nächsten Simulationszyklus wird bestimmt als frühester Zeitpunkt, an dem
1. TIME’HIGH erreicht wird (das Ende der Simulationszeit),
2. ein Signaltreiber aktiv wird (der nächste Zeitpunkt, an dem ein Treiber einen
neuen Wert angibt) oder
3. ein Prozess aufgeweckt wird” (diese Zeit wird durch wait for-Anweisungen
bestimmt).
„Wenn T n = T c , dann ist der nächste Simulationszyklus (wenn es einen gibt) ein
Delta-Zyklus.”
Die iterative Form von Simulationszyklen wird in Abb. 2.72 gezeigt.
Abb. 2.72 VHDL
Simulationszyklen
Auswerten der Prozesse
Aktivieren aller auf geänderte Signale sensitiven Prozesse
Zuweisung neuer Werte an Signale
Zukünftige Werte für Signaltreiber
Beginn der Simulation
Delta (δ)-Simulationszyklen sind eine Quelle vieler Diskussionen. Ihr Sinn ist es,
eine infinitesimal kleine Verzögerung zu erzeugen, selbst wenn der Benutzer keine
Verzögerung angegeben hat.
Beispiel 2.35: Wir kommen auf unser Flipflop-Beispiel zurück. Abb. 2.73 zeigt das
Flipflop mit Standard-Schaltkreissymbolen.
Abb. 2.73 RS-Flipflop
tϭ
tϭ
Das Flipflop wird in VHDL wie folgt modelliert: