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2 Spezifikation und Modellierung
PASCAL basiert, hat VHDL einige syntaktische Eigenheiten von PASCAL übernommen. Allerdings ist die Syntax von VHDL im Allgemeinen sehr viel komplexer,
sodass man aufpassen muss, um sich nicht verwirren zu lassen. In diesem Buch
werden nur einige Konzepte von VHDL vorgestellt, die auch in anderen Sprachen
vorkommen oder aber nützlich sind. Eine vollständige Beschreibung des VHDLSprachstandards ist nicht Bestandteil dieses Buches. Ihn kann man von der IEEE
erhalten [243].
Entities und Architectures
Wie alle anderen HDLs auch, beinhaltet VHDL die für die Modellierung nebenläufiger Operationen benötigte Unterstützung. In VHDL heißen die modellierten
Hardwarekomponenten Design Entity oder VHDL Entity. Innerhalb von Entities
werden VHDL-Prozesse verwendet, um Nebenläufigkeit darzustellen. Die VHDLSprachbeschreibung definiert, dass Entities aus zwei Typen von Bestandteilen bestehen: einer Entity-Deklaration und einer (oder mehrerer) Architekturen (engl.
Architectures (siehe Abb. 2.67)).
Abb. 2.67 Entity bestehend aus einer Entity-Deklaration und Architekturen
Für jede Entity wird im Standardfall die zuletzt analysierte Architektur verwendet.
Es kann aber auch angegeben werden, dass eine andere Architektur verwendet werden
soll.
Beispiel 2.30: Als Beispiel betrachten wir einen Volladdierer. Volladdierer haben
drei Eingänge und zwei Ausgänge (siehe Abb. 2.68).
Abb. 2.68 Ein Volladdierer und seine Schnittstellensignale
Eine Entity-Deklaration, die Abb. 2.68 entspricht, könnte etwa wie folgt aussehen: